1、数字电路：从与或非门入手，学习如何用此类电路搭出更复杂的逻辑电路。例如adder从最简单也最慢的结构，到Carry Select加法器，到Kogge–Stone adder。越往后面越复杂，但也可以做出更好的数字IC。数字IC里面会有很多的trade-off的要考虑。 2、verilog：先从纯软件仿真开始，例如做个红绿灯信号灯，计数器等等，后期进入加法器，乘法器。自往后是大数乘法器，大数加密解密。。。在做的时候你需要同时balance power, speed, 灵活性，area等指标。所以需要1里

要学习数字ic后端，英语技能有一定要求，最好是学过数字电路设计和半导体工艺基础的相关专业，如果不满足这些条件，学习数字ic后端会有一定难度。 而且随着IC产业的发展，目前IC行业对于学历的要求越来越高，背景越好，技能掌握程度越熟练，找工作才会越容易，当然相对来说薪资水平也会令人满意。 这是整理的IC学习图谱：

前端：基础技能之后的领域比较细分，久了不易转行跳槽 验证：同上，不过比设计好点。 后端：工作比较累，但是熟手比较稀缺，工资高。

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人们在物理实施中发现，展平式的过程每一步工作都要认真仔细、反复进行，最终达到时序收敛。由于在大多数情况下，RTL设计、功能验证和物理实施三项工作是在同时进行的，我们往往希望尽早预估该设计能否大致实现时序收敛，硅虚拟原型设计实现了这个目标。 归虚拟圆形物理设计方案与展平化的物理设计流程的区别在于以下几点： 1.在布图阶段，可以考虑将整个设计进行分割（partition）。 2.布线时用了快速近似的实验布线法（trial route），该算

数字集成电路的设计方法目前主流的三种： 1.展平式物理设计：展平式物理设计是集成电路中最基本的一种方法，最常见的例子是标准逻辑单元库的建立。它采用了自下而上的方法，先将晶体管设计好，经过仿真，版图建立，在对逻辑门单元仿真建模，这个方法进一步推广，可以用在大模块设计，比如COT模块，IP模块，RAM或ROM模块等，先经过设计仿真，再调用基本单元并实施版图设计，再对大模块仿真建模。 2.硅虚拟原型设计：人们在物理实施中发现

大家看到的是好光刻机能造出7nm 9nm芯片，却没有意识到产业里还有很多用100nm+工艺「落后产能」在吃肉的玩家。 举个例子，所有的电子设备都需要用到的电源DCDC和LDO芯片，比如5V到3.3V降压的芯片，一般来说价格不会高于5毛钱。这种产品出货量有多大？随便找一家在A股上市的ODM企业，一个季度可能轻松提走过百万的货。 5毛钱的芯片，国产的替代品一抓一大把，100nm+生产线设备也不禁运，那进口IC到底有啥优势？同样性能的产品同样的价格，TI MPS ON ST

同志们，心态要平和，既要看到距离，也要看到进步。 20年前，我还大学在校，去网吧玩个聊天，旁边都有人直接夸打字快，可以一个人和两个人聊。这个案例说明什么？说明20年前我们是多么的落后，连走在前列的大学生群体，还惊叹于打字这种技能。电子邮箱什么的，大家也就是注册个试着玩玩，一个系90个人没有一台手机，几台BB机吧。 看到了吧，这就是20年前的状况。 过几年我研究生毕业，投身IC行业，所在企业也国内顶尖。那时候上百万门的

欢迎ic设计的同学们在这里交流讨论，资源共享

一、前端设计的主要流程： 规格制定 芯片规格: 芯片需要达到的具体功能和性能方面的要求 详细设计 就是根据规格要求，实施具体架构，划分模块功能。 HDL编码 使用硬件描述语言（vhdl Verilog hdl ）将功能以代码的形式描述实现。 换句话也就是说将实际的硬件电路功能通过HDL语言描述起来，形成RTL代码(使用cadence软件) 仿真验证 仿真验证就是检验编码设计的正确性，仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代

第一步spec，时间大约2周，中间各种坑，讨价还价。第二步，开始文档和rtl编写，其中rtl大约6周，分为0.1，0.5，0.9，freeze。四个阶段，每一阶段都有要验证覆盖的范围。 然后与此（rtl）同时，验证组搭验证环境，编写uvm，ovm，vmm等代码。 0.1以后后端介入开始布线。 0.9后面积约束基本稳定，验证完成后rtl会freeze，再修改只能eco。 后面就是风险评估，然后把功能点验证补完。说得很简单，但是里面坑太多了，很容易就进去出不来了。 最后to，测试什么

谢谢楼主用心分享

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